面向高效能计算与可信系统的VLSI设计新进展：NorCAS 2024精选论文解读

《IEEE Transactions on Very Large Scale Integration (VLSI) Systems》：Guest Editorial: Selected Papers From IEEE Nordic Circuits and Systems Conference (NorCAS) 2024

　　本特辑聚焦于VLSI系统设计的前沿挑战，推荐研究人员在实时系统上下文切换、RISC-V定制指令集、MP-SoC安全路由、图神经网络硬件加速、低复杂度FPGA信号处理及混合关键性系统QoS管理等主题开展创新研究。结果表明，通过异构中断架构、HW/SW协同设计、信任评估策略、统一数据流架构及硬件强化学习代理等方法，可在保证性能的同时显著提升能效、安全性与可靠性，为下一代边缘计算、人工智能及高能物理实验等应用提供了可行的硬件解决方案。

　　

在当今计算技术飞速发展的时代，我们正面临着前所未有的挑战：从需要瞬时响应的安全关键控制系统，到处理海量数据的高能物理实验；从保护个人隐私的嵌入式设备，到在资源受限的边缘端高效运行复杂的人工智能模型。这些应用场景对底层硬件提出了严苛的要求——不仅需要极高的计算性能和能效，还必须具备可靠的实时性、强大的安全性以及应对不同任务关键级别的灵活性。然而，传统的计算架构往往难以同时满足这些多元且矛盾的需求。例如，在中断驱动的系统中，频繁的上下文切换会成为性能瓶颈；在多处理器系统芯片（MP-SoC）中，硬件木马（Hardware Trojan, HT）可能潜伏于制造环节，威胁通信安全；而将庞大的图神经网络（Graph Neural Network）模型部署到资源有限的终端设备上，更是对计算、存储和能耗的极限挑战。正是在这样的背景下，IEEE北欧电路与系统会议（NorCAS）2024的精选论文为我们带来了一系列创新的解决方案，这些成果经过实质性扩展后，汇集于《IEEE Transactions on Very Large Scale Integration (VLSI) Systems》2025年11月的特辑中，展示了VLSI设计领域的最新趋势。

为了应对上述挑战，研究人员采用了多种关键技术方法。这些方法包括：针对实时系统的堆叠寄存器文件与异构中断（HETI）架构微设计；基于用户自定义架构描述的硬件/软件（HW/SW）协同设计工具集，用于自动生成RISC-V协处理器；结合信任评估（TA）指标与动态路由算法以提升网络芯片（NoC）安全性；支持图卷积网络（GCN）和图注意力网络（GAT）统一数据流的硬件加速器设计，并集成硬件感知量化训练（HQT）；利用实数集（SORN）算法构建低复杂度FPGA的高效乘法器；为定制架构设计的模块化实时中断并发（RTIC）框架；通过可信通信单元（TCU）实现安全隔离的硬件/操作系统（OS）协同设计；面向自动驾驶和工业边缘应用的异构SoC与神经网络处理单元（NPU）设计；基于Apache TVM的编译流程实现设备端迁移学习（TL）；以及采用硬件强化学习（RL）代理进行服务质量（QoS）感知的动态频率缩放（DFS）。这些方法的核心在于通过硬件架构的创新与软硬件协同优化，在性能、功耗、安全性和成本之间寻求最佳平衡。

高效可预测的上下文切换

论文[A1]探索了使用堆叠寄存器文件来实现高效且可预测的上下文切换。研究人员提出了两种互补的微架构：组合寻址的寄存器窗口化和新颖的并行上下文栈（PCS）。这两种实现均能实现最小延迟和固有的可预测性。为了在限制硬件成本的同时有效利用堆叠寄存器文件的优势，还提出了一种异构中断（HETI）架构。

RISC-V定制指令的自动化工具

Hepola等人[A2]介绍了一种HW/SW协同设计工具集，该工具能够适应捕获指令集扩展语义的用户自定义架构描述。基于该描述，工具集既可以重定向编译器，也能为RISC-V处理器生成具有标准接口的协处理器。研究表明，该方法能以几乎可忽略的硬件开销实现执行时间的显著减少。

MP-SoC通信安全与可靠性

Jaster等人[A3]瞄准多处理器SoC（MP-SoC）系统中通信的安全性与可靠性。他们分析了不同的信任评估（TA）指标，并将其与最小自适应路由算法DyXY相结合。结论是，使用TA策略可显著提高通信的可靠性，甚至能将流经HT感染节点的流量减半。

图神经网络的硬件加速

Nunez-Yanez和Jeddi[A4]提出了一种硬件加速器，用于设备端深度量化的图卷积网络（GCN）和图注意力网络（GAT）的推理与训练。该架构在单一数据流中统一支持GAT和GCN，支持自适应定点精度（1-8位），并通过可配置的硬件线程和计算单元提供可扩展性能。在训练模式下，硬件模拟多种精度以执行硬件感知量化训练（HQT）；在推理模式下，则优化支持单一精度（1和2位）。该加速器在能效上展现出巨大优势。

低复杂度FPGA的信号处理

论文[A5]提出了一种新颖的信号处理方法，用于在低复杂度现场可编程门阵列（FPGA）上高效计算互相关算子。该方法利用实数集（SORN）算法构建资源高效的乘法器，并精心注入到硬件架构中，从而显著降低算术硬件需求。评估表明，基于SORN的实现方案在信号质量方面达到了极高的性能，资源利用率明显低于传统的基于定点制的架构。

轻量级实时架构开发

Lunnikivi[A6]介绍了一个用于低延迟、硬实时架构开发的框架——RTIC。它结合了硬件加速的、基于栈资源策略的调度与Rust编程语言的内存安全性。研究人员提出了一种用于定制架构的可扩展RTIC实现，引入了RTIC发行版以解耦高层功能与平台特定细节，并通过新颖的编译通道技术增强了可维护性和可扩展性。

可信计算硬件/OS协同设计

论文[A7]致力于解决可信计算问题。作者提供了一种默认安全的硬件/操作系统（OS）协同设计，以构建数字设备中可信计算的基石。该设计基于一种可以集成非可信硬件组件的片式架构，通过称为可信通信单元（TCU）的专用独立硬件组件实现隔离。实践证明，这是一种可行的方案，其延迟、面积和功耗开销相对较小。

面向边缘的异构AI SoC

Mojumder等人[A8]展示了一个专为各种汽车和工业边缘应用设计的异构SoC。该SoC采用模块化架构，具有可配置、位串行、混合精度的神经处理单元（NPU）核心，以及硬件加速的可调图像信号处理器（ISP）超参数流水线。系统还结合了选择性、逐层容错机制，并支持通过Apache TVM驱动的编译器流进行快速原型设计。

设备端自适应学习的编译方法

Topko等人[A9]响应机器学习广泛使用带来的隐私和安全关切，提出了设备端迁移学习（TL）。他们提出了一种混合精度分区算法和一种基于Apache TVM的通用编译方法，使得在嵌入式系统上实现设备端TL成为可能，简化了具有设备端训练功能的深度神经网络的部署过程。

超低功耗生物医学SoC控制器

论文[A10]针对健康监测应用中的自主、可穿戴和可植入SoC的实现挑战，提出了显著增强的“NanoController v2”。其新颖的微码控制单元和自动化设计空间探索框架已开源。由此带来的指令集重定义提高了代码紧凑性、性能并降低了功耗，在集成葡萄糖传感器设计中展示了显著优势。

高能物理实验的FPGA触发算法

论文[A11]讨论了针对欧洲核子研究中心（CERN）大型强子撞机（LHC）高亮度升级的tau轻子触发算法的FPGA设计。该文详细介绍了使用C++代码进行高层次合成（HLS）的算法开发过程，解决了延迟、面积和布线拥堵等问题，最终在FPGA上实现了该复杂算法。

非对称Doherty功率放大器效率优化

作为特辑中唯一的模拟设计论文，[A12]分析了一个由两个开关电容功率放大器（SCPA）和功率合成网络组成的单电源非对称Doherty功率放大器的行为。分析表明，存在一个最优的功率分配方案，可以在每个输出功率水平下最大化效率。通过优化开关尺寸和输出网络设计，实现了理论结果的验证。

混合关键性系统的QoS优化

Maurer等人[A13]致力于解决混合关键性系统中的服务质量（QoS）问题。他们提出了一种硬件强化学习（RL）代理，辅以抢占式屏蔽和资格迹，以优化在混合关键环境中执行有截止期限的QoS任务。通过硬件在环仿真和FPGA实现，展示了该算法在优化资源使用和时序性能方面的有效性。

综上所述，本特辑收录的论文集中体现了当前电路与系统设计领域的发展趋势。研究重点在很大程度上集中于计算系统的安全性、隐私性和可靠性，机器学习应用的高性能与低能耗实现，以及复杂系统中硬件与软件的无缝协作。同时，更为传统的模拟和数字电路设计依然占据重要地位。这些研究成果为解决下一代计算系统面临的核心挑战提供了多样化的硬件级解决方案，从底层架构层面为边缘人工智能、高能物理、生物医学电子和可信计算等关键领域的发展奠定了坚实基础。例如，通过创新的微架构和编译技术，在实时性和能效方面取得了显著提升；通过引入硬件强化学习、信任评估机制和安全隔离设计，增强了系统的自适应能力、安全性和可靠性；而针对特定领域（如图神经网络、高能物理触发）的定制化加速器设计，则极大地推动了相关应用的落地。这些工作充分展示了VLSI技术作为信息产业基石的持续创新活力与广泛影响力。