《IEEE Open Journal of Circuits and Systems》：A 30-70MHz Delay-Line-BASED Multiphase 50A 5.14 A/mm Fully Integrated Voltage Regulator
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本文介绍了一种针对多核SoC高密度功率管理需求设计的垂直功率传输结构全集成电压调节器（FIVR）。研究人员通过延迟线脉冲宽度调制（PWM）方案和主动电流平衡技术，实现了16通道Buck转换器的相位匹配和电流均衡。该芯片在28nm CMOS工艺下实现87%峰值效率，支持50A最大负载电流，电流密度达5.14A/mm2，带宽7.1MHz，相位裕度55°，为解决高性能处理器功率完整性和热管理问题提供了创新解决方案。
随着多核系统级芯片（SoC）处理器功耗的不断攀升，传统横向功率传输方案面临严峻挑战。当处理器面积增大、功耗增加时，横向传输路径会产生严重的IR压降和功率完整性问题，导致需要大量电容来补偿，这反而会损害功率密度。更不用说复杂的电源和信号输入/输出冲突了。相比之下，垂直功率传输方案通过缩短垂直路径，使传输距离不随处理器面积扩大而增加，同时极大缓解了输入/输出冲突，为下一代高密度功率转换器指明了方向。
除了功率密度问题，现代处理器的重负载功耗对调节器的负载能力提出了更高要求。多相交错方案通过交错开关相位，大大降低了输入/输出电压纹波，扩展了等效转换器频率，从而减少输入/输出电容并提高功率密度。然而，由于交错功率级之间的失配，多相转换器面临电流分布不平衡问题，导致转换器效率显著下降和电感饱和，缩短使用寿命。这一问题在高频大电流设计中尤其具有挑战性。
针对上述问题，浙江大学研究团队在《IEEE Open Journal of Circuits and Systems》上发表了一项创新研究，提出了一种基于延迟线的4相16通道垂直DC-DC转换器。该设计采用延迟线脉冲宽度调制器（PWM），展现出优异的占空比匹配性能，同时通过精确电流传感器和主动电流平衡方案实现多相间电流平衡，并采用具有3D空芯电感的垂直功率传输结构以实现卓越的功率密度。
关键技术方法包括：采用延迟线PWM控制确保相位匹配，集成高精度高速全波电流传感器实现实时监测，设计主动电流平衡反馈环路进行动态调节，利用衬底金属实现垂直3D空芯电感结构，并通过对称布局和共享电流镜设计优化被动电流共享性能。
电流平衡分析
研究人员首先通过建立两相Buck转换器的戴维南等效模型，系统分析了电流失配的来源。模型显示，功率路径中的电阻失配和占空比失配是导致电流不平衡的主要因素。定量分析表明，在功率级传导效率η接近1的情况下，占空比失配引起的电流偏差远大于电阻失配。
表1的仿真结果验证了这一结论：在50MHz开关频率、2A负载电流条件下，占空比失配导致的最大电流偏差达330mA，而电阻失配仅为50mA。这为被动电流共享提供了理论依据——占空比匹配对电流共享起决定性作用。
Switch Rdson(Rdson11,12,21,22) |
Package parasitic resistance (Rpara11,12,21,22) |
对于主动电流平衡，研究人员建立了系统稳定性分析模型，推导出闭环输出导纳表达式，实现了电压环路和电流平衡环路的独立设计。通过确保两个环路单独稳定，并检查系统次要环路增益的极坐标图不包围(-1，j0)点，保证了系统的整体稳定性。
系统架构设计
提出的Buck转换器系统架构包含16个功率级，分为4个交错开关相位。每组包含4个功率级，采用2T堆叠晶体管结构，在30-70MHz的高开关频率下实现优异的功率效率。每个连续组显示90°相位偏移，系统通过电流平衡环路实现负载电流平衡，基于延迟线的电压模式控制实现输出电压调节。
延迟线电压模式控制器由远程传感器、III型补偿器、电流控制延迟线（CCDL）和脉冲宽度调制器（PWM）组成。远程传感器通过片上分压器电路跟踪远程输出电容器端子间的电压，减轻来自远程侧功率传输网络的共模干扰。仿真显示，电压调节环路在50MHz开关频率下实现超过6MHz的带宽和60°的相位裕度。
电流平衡方案结合了被动和主动技术。组内四个功率级采用相同PWM信号驱动，通过对称布局设计最小化器件和寄生电阻失配。组间PWM发生器共享单一电流镜生成控制电流，确保不同组间的占空比匹配。主动电流平衡通过检测每组电流与平均电流的误差，生成校正电流补偿各组的占空比。
电路实现细节
电流传感器设计包含高侧和低侧感应电路，形成完整的电感电流信号。利用28nm工艺优势，电流感应环路在所有负载条件下设计带宽大于750MHz，静态电流消耗仅为250μA。自动归零方案和高环路带宽确保高频DC-DC转换器的快速准确电流感应。
仿真结果显示，在1A负载电流下， settling time（建立时间）在2ns以内，感应误差ε小于2%。延迟线PWM发生器通过电压-电流转换器和四个CCDL电路实现，所有CCDL共享单一电流镜以增强控制电流匹配。蒙特卡洛仿真显示，并联CCDL在所有工作条件下保持输出占空比失配在±3%以内。
测量结果
原型芯片采用28nm CMOS工艺制造，芯片面积2.7×3.6mm2。垂直功率模块结构包含分布式在芯片周围的20nF片上去耦电容，用于滤波功率传输网络（PDN）中的电流波动产生的高频噪声。
3D空芯电感采用衬底金属实现，单电感电感值5.54nH，等效串联电阻（ESR）63mΩ，在50MHz下品质因数27.5。测量结果显示，在30MHz和70MHz开关频率下，转换器调节良好，占空比平衡，表明匹配性能优异。
电流感应电压测量显示，主动电流平衡方案下不同组间四个功率片的最大相对偏差为10.7%，被动电流共享方案下同组内四个功率片的最大相对偏差为7.4%。这表明组间主动和组内被动电流共享电路均保持高精度。
系统稳定性测量显示，在1.8V至0.9V调节、20A输出电流和50MHz开关频率条件下，带宽7.1MHz，相位裕度55°，表明转换器在电压调节环路和电流平衡环路下稳定运行。负载瞬态响应测量显示，在30A/90ns负载阶跃下，下冲和过冲输出电压分别为73mV和71mV。
功率效率测量显示，在30MHz、50MHz和70MHz开关频率下，VO=0.9V时峰值效率达87%，在22A负载电流时实现。无散热片条件下热点温度82.4℃，基于芯片面积在50A负载电流下实现5.14A/mm2的功率密度。
损耗分析表明，电感损耗占总VRM损耗的很大部分，且随频率增加而增加。功率晶体管的开关损耗和驱动损耗随频率显著增加，构成总损耗的相当大比例。这些因素共同导致 proposed VRM在较高频率下效率下降。
与最先进多相转换器的性能比较显示，提出的VRM实现87%峰值效率和5.14A/mm2功率密度，具有优异的负载能力和功率密度。
研究结论与意义
这项研究成功展示了一种基于延迟线的4相16通道Buck转换器，通过垂直集成系统结合主动和被动电流共享技术，在10.7%的电流失配范围内实现良好性能，在50A负载电流下增强电流密度至5.14A/mm2。采用28nm CMOS工艺实现的芯片面积9.72mm2，在1.8V至0.9V工作状态下提供22A电流时达到87%峰值效率。
该方法的创新意义在于解决了高性能多核SoC处理器功率管理中的关键挑战：通过垂直功率传输结构缓解传统横向方案的IR压降和功率完整性问题；通过延迟线PWM和混合电流平衡技术实现多相间精确匹配；利用3D空芯电感结构提升功率密度。这些技术突破为功率饥渴型SoC处理器的片上功率管理单元提供了切实可行的解决方案，推动高密度功率转换技术向更高频率、更大电流方向发展。
研究结果表明，在高性能电感器和晶体管技术进一步优化的前提下，如采用磁芯电感和更先进CMOS工艺，系统峰值效率有望突破90%。这为未来高性能计算系统的功率管理设计指明了方向，特别是在人工智能、机器学习等需要大电流供电的先进应用领域具有重要应用价值。
